Diferencia entre revisiones de «VHDL»
Contenido eliminado Contenido añadido
Línea 438:
=== Biestable ===
A continuación se muestra el proceso que describe un [[biestable]] D activado por el flanco de subida del reloj (CLK). Este biestable tiene una señal de reset asíncrona (RST). El dato D se guarda en el biestable hasta el siguiente flanco de subida del reloj.
hola!!
<source lang="VHDL">
Línea 459 ⟶ 460:
end D;
</source>
=== Contador ===
|