Diferencia entre revisiones de «VHDL»

=== Biestable ===

A continuación se muestra el proceso que describe un [[biestable]] D activado por el flanco de subida del reloj (CLK). Este biestable tiene una señal de reset asíncrona (RST). El dato D se guarda en el biestable hasta el siguiente flanco de subida del reloj.

 

<source lang="VHDL">

end D;

</source>

 

=== Contador ===